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　　大規(guī)模 SoC 原型驗證面臨哪些技術挑戰(zhàn)？
　　
　　引言
　　
　　隨著電子設計自動化（EDA）驗證工具的重要性日益增加，開發(fā)者們開始尋求減少流片成本和縮短開發(fā)周期的方法。其中，使用可編程邏輯芯片（FPGA）來構建有效的驗證流程成為一種流行的解決方案，這種方法被稱為原型驗證。
　　
　　原型驗證在EDA流程中起到了至關重要的作用。一方面，它可以對芯片進行功能驗證，確保設計的基本功能符合預期。在基本功能驗證通過后，通過原型驗證就可以提前開始驅動的開發(fā)，不用等待芯片流片（Tape Out）后的結果。當芯片回片后，應用程序可以直接基于原型驗證版本的驅動進行簡單的適配，從而應用于SoC（系統(tǒng)級芯片）上，這極大地縮短了SoC芯片的上市時間（Time-to-Market）。
　　
　　但隨著ASIC設計變得越來越龐大和復雜，開發(fā)周期也日益緊迫，需要左移驗證周期。相較于硬件仿真，原型驗證變得愈發(fā)重要。然而，單片F(xiàn)PGA已無法滿足大規(guī)模SoC的需求，商用原型驗證系統(tǒng)的使用已經邁入多FPGA系統(tǒng)的時代。如今的研發(fā)團隊迫切需要一款自動化程度高、性能強、穩(wěn)定性好的國產商用原型驗證平臺。這樣的平臺不僅需要具備強大的RTL級分割、多片F(xiàn)PGA之間的互聯(lián)拓撲結構、高效的自動化流程、優(yōu)化的性能和可靠的穩(wěn)定性，還需要滿足國產化和可擴展性的要求，才能幫助芯片公司在激烈的市場競爭中脫穎而出。這些都對當前的原型驗證提出了更高的要求，也帶來了前所未有的技術挑戰(zhàn)。
　　
　　01
　　
　　大規(guī)模SoC原型驗證技術的挑戰(zhàn)
　　
　　高性能
　　
　　軟件開發(fā)團隊的目標是在平臺上盡早進行軟件開發(fā)，確保驗證的軟件能快速移植到實際芯片上，性能達到測試需求（10MHz以上）。這意味著原型驗證平臺不僅要準確模擬最終芯片的行為，還要提供與實際硬件一致的環(huán)境，確保開發(fā)階段發(fā)現(xiàn)的問題不會在最終產品中重現(xiàn)。這對平臺的準確性和兼容性提出了高要求，主要挑戰(zhàn)在于保持模擬環(huán)境與實際硬件的一致性，并在較低頻率下進行高效調試和驗證。
　　
　　大規(guī)模設計分割
　　
　　由于大規(guī)模復雜SoC設計規(guī)模龐大，將設計映射到由多個FPGA組成的網絡，即設計分割。如何自動化、高性能并加速實現(xiàn)大規(guī)模原型驗證系統(tǒng)？要做好設計分割，關鍵就在于解決并行綜合、并行編譯、自動化編譯、增量編譯、RTL自動分割和自動化管腳復用TDM IP等技術點。
　　
　　首先是設計綜合時間長。對于幾億甚至數(shù)十億門的SoC設計，如果將整個設計映射到FPGA進行綜合，時間可能長達數(shù)天或數(shù)周。這對于需要頻繁修改代碼的用戶來說是不可接受的。因此，需要采用并行綜合的方法。
　　
　　再者就是編譯時間長。面對特別大的設計規(guī)模，編譯時間過長不僅會延緩開發(fā)進度，還會影響設計的迭代和優(yōu)化。具體而言，開發(fā)者需要等待編譯完成，無法快速進行下一步操作，降低了工作效率；每次修改代碼后都需要長時間等待編譯結果，限制了設計的快速迭代和優(yōu)化；長時間的編譯需要占用大量計算資源和時間，增加了項目的成本和資源消耗。這就需要采用并行編譯、全自動編譯和增量編譯等方法。
　　
　　其次是RTL級分割。使用RTL分割工具對大規(guī)模SoC設計進行分析和資源估算，然后分層分割為多個以目標FPGA為頂層的RTL模塊，并行綜合這些模塊以縮短時間。雖然RTL級自動分割能顯著減少工作量，但其實現(xiàn)難點在于分割算法的效率和精度。市場上供應商的分割算法成熟度不一，面對更復雜和大規(guī)模設計時，仍需不斷改進。
　　
　　最后是時分復用（TDM）技術的挑戰(zhàn)。TDM通過在不同時間段內共享同一物理資源，提高資源利用率。在原型驗證中，TDM可以用于復用FPGA管腳，從而減少對FPGA資源的需求。這對于高密度設計尤為重要，能有效應對有限的FPGA資源限制，確保設計能夠正確映射并運行。
　　
　　基于高速收發(fā)器（Transceiver）IO的管腳時分復用（TDM）IP有兩種分割模式：
　　
　　自動化分割模式：使用專門的軟件進行大規(guī)模SoC設計的自動化分割，并利用FPGA的Transceiver IO實現(xiàn)單拍傳輸?shù)腡DM IP。這種方式省時省力，但帶來的性能開銷使分割后的系統(tǒng)最高只能工作在20MHz左右，無法滿足某些大規(guī)模芯片設計的原型驗證速度需求。
　　
　　總線協(xié)議分割模式：基于FPGA之間的Transceiver IO進行總線協(xié)議分割。分割后的系統(tǒng)時鐘能工作在幾十MHz到100MHz以上，滿足高性能需求。但這種方式要求FPGA之間的分割邊界只能是總線接口，且用戶需要手動例化Transceiver接口IP設計。
　　
　　這兩種分割模式各有優(yōu)缺點。自動化分割模式更省時省力，但性能有限；總線協(xié)議分割模式性能更高，但只能在限定環(huán)境下使用。如何結合先進的分割算法和TDM技術，顯著提高SoC設計的驗證效率，是許多商用原型驗證供應商的關鍵技術競爭點。
　　
　　完整工具鏈支持
　　
　　完善的工具鏈是縮短實現(xiàn)周期、減輕團隊負擔的關鍵，包含協(xié)同仿真軟件、遠程訪問與管理、多用戶模式等。不成熟的工具會導致團隊花費大量時間在調試上，并可能導致頻繁的錯誤和不準確的分割結果，從而延長開發(fā)時間和浪費資源。只有具備這些特性的自動化工具鏈，才能滿足現(xiàn)代芯片設計和驗證的需求，顯著提高生產力和工作效率。
　　
　　豐富的外設子卡方案
　　
　　為了更好地支持軟硬件聯(lián)合開發(fā)，原型驗證平臺需要配備特殊的高速外圍接口，如DDR4、USB 3.0和PCIe Gen5等，實現(xiàn)高效的數(shù)據(jù)傳輸和交互。選擇BYO（Build Your Own）的開發(fā)團隊自行設計子卡，會增加調試的不確定性和調試周期。高速接口的調試通常消耗大量人力資源，很多問題只能依靠調試經驗解決，費時費力且效果不佳。此外，一些Memory控制器IP由于缺乏FPGA廠商提供的PHY解決方案，無法在原型驗證系統(tǒng)中正常運行，增加了設計驗證的風險。
　　
　　因此，原型驗證平臺需要提供豐富的外設子卡方案，支持多種高速接口，并確保其性能穩(wěn)定，以減少開發(fā)團隊的工作量，提高調試效率，確保SoC設計的準確性和可靠性。
　　
　　調試與觀測
　　
　　大規(guī)模設計調試是原型驗證領域又一挑戰(zhàn)，當用戶的待驗證 SoC 設計下載到原型驗證系統(tǒng)無法正常運行的時候，開發(fā)人員需要有效的調試方案來排查故障的原因。開發(fā)人員需要有效的軟件調試和觀測工具，以快速定位和解決問題。
　　
　　強大的調試工具包括邏輯分析儀（ILA）、協(xié)議分析儀和實時監(jiān)控工具等。這些工具必須能夠與原型驗證平臺無縫集成，提供實時的調試信息和可視化的數(shù)據(jù)分析功能。此外，還需要支持遠程調試，以便在不同地理位置的團隊之間進行協(xié)作。主要挑戰(zhàn)在于如何在不影響系統(tǒng)性能的情況下，提供詳盡的調試信息，以及設計直觀高效的調試界面。確保這些工具能夠快速、準確地反饋系統(tǒng)狀態(tài)和數(shù)據(jù)，以便開發(fā)人員及時發(fā)現(xiàn)和解決潛在問題。
　　
　　雖然用戶可以用 FPGA 廠商提供的 ILA 進行多 FPGA 的級聯(lián)調試，但是也存在著諸如用戶邏輯資源占用，存儲深度，Probe 數(shù)量及多FPGA 的 Trigger 信號觸發(fā)的使用場景限制。為了滿足用戶以上的高密原型驗證系統(tǒng)調試場景需求，用戶需要有更強大的調試方案支持對大型 SoC 設計進行全系統(tǒng)的調試，利用最少的資源，完成多顆FPGA 的并行深度調試。
　　
　　平臺穩(wěn)定性&產品方案
　　
　　從項目角度來看，選擇商用原型驗證平臺需要根據(jù)設計規(guī)模確定合適的容量，滿足各種項目需求。該平臺必須實現(xiàn)全芯片設計和驗證，具備穩(wěn)定、可靠的性能，能執(zhí)行長時間、不間斷的硬件壓力測試。此外，供應商應有豐富的產品選擇，大量現(xiàn)貨供快速交付，以及有效的供應鏈管理，能夠快速響應客戶需求，提供全面的技術支持，包括快速響應的FAE服務。國外廠商可能無法提供本地化服務，而新興供應商往往缺乏客戶積累和成熟的售后支持團隊。
　　
　　02
　　
　　Prodigy芯神瞳原型驗證解決方案
　　
　　思爾芯的Prodigy芯神瞳提供穩(wěn)定可靠的產品，配備完整的工具鏈，以及豐富的外設接口子卡、內存模型、降速橋方案等，提升驗證效率，縮短芯片的驗證周期。其設計分割后的性能高達20-50MHz，單機可達500MHz，滿足多種復雜SoC驗證需求，適用于架構設計、系統(tǒng)集成、軟件開發(fā)、全系統(tǒng)驗證和回歸測試等多個應用場景。思爾芯在軟件功能和子卡方面不斷加大投入，特別是針對RTL邏輯分割、子卡開發(fā)和復用等復雜問題，Prodigy芯神瞳采用多種調試手段，時序驅動的RTL級分割算法和內置的增量編譯算法，為工程師提供強有力的支持。
　　
　　時序驅動的RTL分割，實現(xiàn)全自動編譯
　　
　　思爾芯的Prodigy芯神瞳支持時序驅動的RTL分割，提供高速且穩(wěn)定的通用Serdes TDM IP，能夠處理大型IP設計，支持高達25Gbps的分割速率和8K:1的時分復用比。它還支持并行編譯、分布式編譯、全自動編譯和增量編譯，大大減輕了團隊的負擔。
　　
　　具體而言，在多片系統(tǒng)中，大規(guī)模設計分割對于確保復雜ASIC設計能夠高效、準確地進行原型驗證至關重要。思爾芯的Prodigy芯神瞳通過先進的增量編譯和TDM時分復用等技術，進一步優(yōu)化了分割的效率和性能。其時序驅動的RTL級分割算法能夠自動處理分割后設計中的TDM插入問題，實現(xiàn)全自動的分割編譯流程。這一過程不僅簡化了設計分割，還通過內置的增量編譯算法功能提供了更快的設計迭代和錯誤排查能力，使設計工程師能夠更高效地評估和驗證設計改動，從而直接提升系統(tǒng)的整體性能。
　　
　　此外，思爾芯提供了Chiplink作為AXI總線的分割方案，可為Arm、RISC-V等外置支持方案提供了更高效的解決方案。思爾芯的低延遲Chiplink AXI IP方案支持高達1024位寬的AXI DATA位寬，并能在每個Bank支持最多4組AXI協(xié)議，同時提供多種可配置的Serdes線速率，顯著提升了多核處理器和AXI周邊設備的速度和性能。
 
　　
　　圖為Prodigy 芯神瞳RTL級設計分割流程
　　
　　通過這些先進的工具和功能，思爾芯不斷簡化驗證過程，提高設計效率，確保用戶能夠快速且準確地完成驗證任務。
　　
　　多種調試手段，可遠程管理和調試
　　
　　Prodigy芯神瞳提供了一系列靈活且高效的調試手段，使得遠程管理和調試變得簡單高效。它支持多配置方式、實時硬件監(jiān)控、遠程系統(tǒng)控制和硬件自檢測等功能。尤其是基于網絡的AXI Transactor，允許遠程通過網絡訪問和控制連接到AXI接口的設備。這對于遠程調試和測試非常有用，可以在不同地點對硬件進行操作和監(jiān)控。此外，思爾芯還提供了MDM Pro調試解決方案，提供最高125MHz的采樣頻率和最大64GB的波形存儲容量，能有效解決原型驗證中多FPGA的協(xié)同調試問題。
　　
　　豐富的產品配置與容量
　　
　　在硬件方面，Prodigy芯神瞳原型驗證解決方案具備豐富多樣的產品配置，適用于小、中、大等各種規(guī)模設計，比如：
 
　　
　　邏輯模塊 Logic Module（LM）-采用輕便型的單板結構和外設接口，單機器3M~116M ASIC gates。通過支持高速 I/O 連接器互連實現(xiàn)高可擴展性和高可重用性，為用戶在多個項目之間快速切換和重復使用提供了便利。
　　
　　邏輯系統(tǒng) Logic System（LS）-桌面級原型驗證系統(tǒng)，單機器14M~400M ASIC gates，。采用高度模塊化及一體化的設計，提供高靈活性和優(yōu)良性能，是中小型設計項目的理想選擇。
　　
　　邏輯矩陣 Logic Matrix（LX）-適用于超大規(guī)模芯片設計與驗證的企業(yè)級高密原型驗證產品，單機器232M~392M ASIC gates。成熟的多板級聯(lián)方案使其具有易于超大規(guī)模邏輯擴展特性，客戶端已成功部署百億門級系統(tǒng)。
　　
　　90多種子卡，實現(xiàn)快速部署
　　
　　Prodigy芯神瞳還提供多種子卡和參考設計，使用戶能夠快速實現(xiàn)所需的I/O接口和外圍設備，實現(xiàn)快速部署原型環(huán)境。Prodigy芯神瞳外置應用庫具有以下優(yōu)勢：覆蓋率高，90多種子卡和配件覆蓋主流應用領域；實用性強，現(xiàn)成的解決方案加速系統(tǒng)原型驗證。多種模塊類別可供選擇：Arm處理器接口模塊、嵌入式和多媒體模塊、通用擴展模塊、通用接口模塊、高速GT接口模塊、存儲模塊等。
 
　　
　　產品穩(wěn)定可靠，全球客戶600+
　　
　　思爾芯自2004年在上海成立以來，一直聚焦于數(shù)字前端EDA領域，并且是業(yè)內最早開發(fā)原型驗證工具的企業(yè)之一。自2005年推出第一款原型驗證產品起，思爾芯持續(xù)推出了八代產品，經過多次迭代，在材質、架構、系統(tǒng)以及高速PCB仿真技術等方面的不斷優(yōu)化下，思爾芯已成為加快軟件開發(fā)和芯片設計驗證的優(yōu)選解決方案。
　　
　　憑借20年的技術積累，Prodigy芯神瞳已成為市場認可的成熟產品，滿足了不斷演進的原型驗證需求，并補充了諸多獨特的產品功能。如今，思爾芯的產品因其成熟和質量穩(wěn)定，獲得了全球600多家客戶的認可和使用。作為國產EDA的代表企業(yè)，思爾芯以其快速響應能力贏得了客戶的信任和支持，多年來客戶對產品的認可已超過三大家，已成為該領域的行業(yè)標桿。
　　
　　關于思爾芯 S2C
　　
　　思爾芯（S2C）自 2004 年設立上?？偛恳詠硎冀K專注于集成電路 EDA 領域。作為國內首家數(shù)字 EDA 供應商，公司業(yè)務已覆蓋架構設計、軟件仿真、硬件仿真、原型驗證、數(shù)字調試、EDA 云等工具及服務。已與超過 600 家國內外企業(yè)建立了良好的合作關系，服務于人工智能、高性能計算、圖像處理、數(shù)據(jù)存儲、信號處理等數(shù)字電路設計功能的實現(xiàn)，廣泛應用于物聯(lián)網、云計算、5G 通信、智慧醫(yī)療、汽車電子等終端領域。
　　
　　公司總部位于上海，并建立了全球化的技術研發(fā)與市場服務網絡，在北京、深圳、西安、香港、東京、首爾及圣何塞等地均設有分支機構或辦事處。
　　
　　思爾芯在 EDA 領域的技術實力受到了業(yè)界的廣泛認可，通過多年耕耘，已在數(shù)字前端 EDA 領域構筑了技術與市場的雙優(yōu)勢地位。并參與了我國 EDA 團體標準的制定，承擔了多項國家及地方重大科研項目，獲國家級專精特新“小巨人”企業(yè)、國家工業(yè)軟件優(yōu)秀產品、上海市級企業(yè)技術中心等多項榮譽資質。
　　
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