【ZiDongHua 之“設(shè)計(jì)自動(dòng)化”收錄關(guān)鍵詞： 芯華章  EDA 處理器】
　　
　　開芯院采用芯華章P2E硬件驗(yàn)證平臺(tái)加速RISC-V 驗(yàn)證
　　
　　近日，系統(tǒng)級(jí)驗(yàn)證 EDA 解決方案提供商芯華章科技與北京開源芯片研究院（以下簡稱 “開芯院”）宣布，雙方基于芯華章的P2E 硬件驗(yàn)證系統(tǒng)雙模驗(yàn)證平臺(tái)，共同探索適用于 RISC-V 架構(gòu)的高效驗(yàn)證方法學(xué)，基于開芯院昆明湖四核設(shè)計(jì)，預(yù)期實(shí)現(xiàn)倍數(shù)級(jí)的效率提升，解決RISC-V CPU設(shè)計(jì)在驗(yàn)證中用例運(yùn)行時(shí)間長和調(diào)試難度大的雙重挑戰(zhàn)。
　　
　　復(fù)雜的RISC-V處理器設(shè)計(jì)驗(yàn)證，往往存在用例運(yùn)行時(shí)間長和調(diào)試難度大的雙重挑戰(zhàn)，因此 CPU 設(shè)計(jì)團(tuán)隊(duì)通常利用雙平臺(tái)配合實(shí)現(xiàn)驗(yàn)證任務(wù)，傳統(tǒng)驗(yàn)證方法帶來的挑戰(zhàn)如下：
　　
　　Prototyping （原型驗(yàn)證）平臺(tái)負(fù)責(zé)大量軟件測試、性能分析等，但軟件測試作為 CPU 子系統(tǒng)的主力驗(yàn)證方法，依然會(huì)遇到 RTL 設(shè)計(jì)問題，Prototyping平臺(tái)由于自身的調(diào)試能力問題導(dǎo)致調(diào)試效率較低；
　　
　　Emulation（硬件仿真） 平臺(tái)負(fù)責(zé) CPU 指令集級(jí)別隨機(jī)驗(yàn)證、初始軟件測試版本構(gòu)建和深度問題調(diào)試，但由于Prototyping 和 Emulation 平臺(tái)的驗(yàn)證環(huán)境的差異，可能導(dǎo)致 Emulation 平臺(tái)無法復(fù)現(xiàn)問題，Emulation 運(yùn)行速率低導(dǎo)致 case 運(yùn)行時(shí)間過長。
　　
　　因此，開發(fā)一套針對 RISC-V 架構(gòu)的高效驗(yàn)證方法學(xué)迫在眉睫。
　　
　　芯華章的P2E 硬件驗(yàn)證系統(tǒng)集成了原型驗(yàn)證和硬件仿真雙模式，依托自主研發(fā)的一體化 HPE Compiler，支持芯片設(shè)計(jì)的自動(dòng)綜合、智能分割、優(yōu)化實(shí)現(xiàn)和深度調(diào)試。該平臺(tái)基于統(tǒng)一芯片、硬件和軟件，實(shí)現(xiàn)了硬件仿真和原型驗(yàn)證的無縫集成，能有效縮短芯片驗(yàn)證周期，已在獲得國內(nèi)外眾多頭部芯片設(shè)計(jì)廠商的廣泛采用。
　　
　　針對 CPU 設(shè)計(jì)驗(yàn)證的雙重挑戰(zhàn)，芯華章和開芯院充分利用 P2E雙模能力，開發(fā)出一套高效、全面的驗(yàn)證方法學(xué)：
　　
　　基于相同的驗(yàn)證環(huán)境，同樣的編譯流程，相同的硬件平臺(tái)，同時(shí)構(gòu)建 Prototyping DB 和 Emulation DB，確保了不同平臺(tái)之間差異最??；
　　
　　驗(yàn)證工程師在 Prototyping DB 運(yùn)行測試用例，一旦遇到深層問題，切換到 Emulation DB 實(shí)施硬件調(diào)試；
　　
　　Emulation DB 提供靈活 Trigger 和全信號(hào)可視的能力，為深層調(diào)試提供保障。
　　
　　2025 年 7 月 11 日，本次合作的研究成果發(fā)布，基于昆明湖四核設(shè)計(jì)，在相同的驗(yàn)證環(huán)境下，同時(shí)產(chǎn)生 Prototyping 和 Emulation 雙 DB，其中 Prototyping 性能達(dá)到 9.2MHz，Emulation 性能為 5.2MHz。Emulation 平臺(tái)開啟 Massive Probe 功能，添加 230萬條信號(hào)用于 Core 的調(diào)試，并添加 Dynamic Trigger 功能用于高速定位出錯(cuò)的時(shí)間點(diǎn)。
　　
　　此外，此次探索完全基于芯華章昭睿FusionFlex云平臺(tái)進(jìn)行部署和調(diào)試。從對 RISC-V 感興趣的設(shè)計(jì)公司角度來看，這極大簡化了 RISC-V IP 的評估成本，設(shè)計(jì)公司直接登錄云平臺(tái)即可實(shí)施評估；從開芯院角度而言，更多的用戶在線體驗(yàn)和測試也有助于 RISC-V IP 更快地收斂和成熟。
　　
　　開芯院唐丹博士：
　　
　　“RISC-V 生態(tài)的繁榮離不開高效的驗(yàn)證技術(shù)支持。與芯華章的合作，能夠充分整合雙方資源，有望為 RISC-V 驗(yàn)證方法學(xué)帶來新的突破，進(jìn)一步提升我國在開源芯片領(lǐng)域的技術(shù)競爭力。”
　　
　　芯華章聯(lián)合CEO謝仲輝表示：
　　
　　“此次與開芯院的合作，是芯華章在推動(dòng)國產(chǎn) EDA 技術(shù)與開源芯片生態(tài)融合發(fā)展道路上的重要一步。我們希望通過雙方的共同努力，能夠?yàn)?RISC-V 處理器的驗(yàn)證難題提供創(chuàng)新解決方案，助力 RISC-V 架構(gòu)在更多領(lǐng)域?qū)崿F(xiàn)廣泛應(yīng)用。”
　　
　　隨著合作的深入開展，芯華章與開芯院將持續(xù)分享研究成果，推動(dòng)相關(guān)技術(shù)在行業(yè)內(nèi)的應(yīng)用與推廣，為國產(chǎn)RISC-V 處理器的研發(fā)與產(chǎn)業(yè)發(fā)展貢獻(xiàn)力量。