介紹了PXI總線儀用模塊的結(jié)構(gòu)和特點(diǎn)，描述了低成本FPGA器件開(kāi)發(fā)模塊的各種功能。重點(diǎn)描述了PXI儀用模塊必須具有的PCI/PXI總線接口、精密時(shí)基和觸發(fā)控制器的實(shí)現(xiàn)，最后探討了PXI儀用模塊針對(duì)EMC應(yīng)采取的措施。實(shí)際應(yīng)用表明所設(shè)計(jì)的PXI儀用模塊完全符合PXI硬件規(guī)范，達(dá)到了設(shè)計(jì)要求。

　　PXI規(guī)范定義了一種功能強(qiáng)大的儀器平臺(tái)，用于測(cè)量和自動(dòng)化領(lǐng)域。PXI是基于CPCI平臺(tái)、并附加儀器規(guī)范（如EMI/RFI、機(jī)械接口、冷卻、觸發(fā)、設(shè)備同步、軟件接口等）所構(gòu)成的儀用平臺(tái)。測(cè)試系統(tǒng)的同步和控制是眾多功能測(cè)試應(yīng)用的先決條件，它們依賴于事件檢測(cè)、激勵(lì)/響應(yīng)或相位相關(guān)，而PXI提供了滿足這種要求所需的電氣擴(kuò)展信號(hào)，包括用于儀器同步的系統(tǒng)參考鐘PXI_CLK10、PXI TRIG總線、時(shí)間非常精密的PXI_STAR觸發(fā)總線以及用于相鄰單板通信的局部總線。PXI儀用系統(tǒng)較GPIB、VXI等儀器系統(tǒng)具有較好的性價(jià)比，因而越來(lái)越多地被從事自動(dòng)測(cè)試測(cè)量的工程技術(shù)人員選用或開(kāi)發(fā)PXI儀器。如何設(shè)計(jì)符合PXI規(guī)范特別是儀用要求的PXI模塊就成了關(guān)鍵。本文在PXI規(guī)范及PXI硬件規(guī)范的基礎(chǔ)上，借助多通道高速數(shù)據(jù)采集模塊的設(shè)計(jì)及其應(yīng)用，揭示PXI儀用模塊的設(shè)計(jì)需要的關(guān)鍵技術(shù)。

1. PXI總線數(shù)據(jù)采集模塊的結(jié)構(gòu)

　　PXI總線四通道高速數(shù)據(jù)采集模塊是高速、高精度的自動(dòng)測(cè)試模塊。整個(gè)采集模塊從電路上可分為模擬信號(hào)調(diào)理及A/D轉(zhuǎn)換、系統(tǒng)控制器、PCI總線接口等幾個(gè)部分。系統(tǒng)控制器包括模擬信號(hào)的控制與設(shè)置、時(shí)基源控制、觸發(fā)源設(shè)置、觸發(fā)模式設(shè)置、采樣控制、數(shù)據(jù)緩沖、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)傳輸?shù)取?br/>
　　PXI高速數(shù)據(jù)采集模塊結(jié)構(gòu)如圖1所示。信號(hào)調(diào)理（Conditioning）及A/D轉(zhuǎn)換部分決定了模擬信號(hào)采集的性能，時(shí)基控制電路為模塊和其他PXI模塊提供采樣和同步基準(zhǔn)鐘，觸發(fā)控制器用于接收或發(fā)送觸發(fā)信號(hào)，數(shù)據(jù)緩沖和SDRAM控制器用于數(shù)據(jù)在板緩存，局部總線控制器用于主機(jī)與各控制器進(jìn)行通信。各控制器均采用Verilog HDL實(shí)現(xiàn)。其中，ADC選用AD9235-65，F(xiàn)PGA1、FPGA2分別選用ALTERA公司的EP1C6Q248和EP1C6Q144，在板數(shù)據(jù)緩存選用Microchip公司的MT48LC8M16A2。

采集模塊有四個(gè)模擬通道，每個(gè)模擬通道都有獨(dú)立的信號(hào)調(diào)理電路、ADC和在板數(shù)據(jù)緩存。在系統(tǒng)控制器FPGA1的控制下，當(dāng)滿足預(yù)設(shè)的觸發(fā)條件時(shí)，將A/D轉(zhuǎn)換后的數(shù)據(jù)送入SDRAM，然后計(jì)算機(jī)將數(shù)據(jù)讀入進(jìn)行分析和保存。

2 .PCI/PXI接口的實(shí)現(xiàn)

　　PCI/PXI接口需要設(shè)計(jì)PCI控制器、Back-end接口，并且需要滿足CPCI規(guī)范的電氣要求。這些電氣要求包括電源解耦、信號(hào)分支(stub)終結(jié)、信號(hào)分支長(zhǎng)度約束、熱插拔、3.3V/5V信號(hào)環(huán)境等。多通道高速數(shù)據(jù)采集模塊采用Verilog HDL在EP1C6Q144中實(shí)現(xiàn)32位Slave PCI控制器、Back-end接口，通過(guò)它來(lái)實(shí)現(xiàn)儀器模塊與計(jì)算機(jī)之間的通信。如圖2所示

通常為滿足電信等應(yīng)用，當(dāng)CPCI單板出現(xiàn)故障時(shí)，要求在整個(gè)系統(tǒng)不停機(jī)的情況下允許帶電拔出故障板并插入備份板進(jìn)行維護(hù)。一般情況下PXI儀器不需要熱插拔，3U尺寸的PXI卡外形又很小，布局布線不便。本設(shè)計(jì)沒(méi)有采用熱插拔。PXI模塊的PCI信號(hào)應(yīng)能兼容PCI3.3V/5V信號(hào)環(huán)境。如果PXI底板的碼鍵是鎘黃色則是3.3V信號(hào)環(huán)境，亮藍(lán)色則是5V信號(hào)環(huán)境，沒(méi)有碼鍵則為3.3V/5V通用信號(hào)環(huán)境。本設(shè)計(jì)采用IDT的電平轉(zhuǎn)換芯片QS3861，以兼容PCI3.3V和PCI5V信號(hào)環(huán)境。同時(shí)，芯片導(dǎo)通時(shí)的典型阻抗為10Ω，滿足信號(hào)stub終結(jié)電阻的要求。

3 .PXI儀器同步機(jī)制的實(shí)現(xiàn)

　　被測(cè)對(duì)象(DUT)可能有數(shù)個(gè)緩變信號(hào)、混合信號(hào)，或眾多個(gè)相互關(guān)聯(lián)的信號(hào)。數(shù)個(gè)緩變信號(hào)的測(cè)試只需簡(jiǎn)單測(cè)試設(shè)備就可以完成，實(shí)時(shí)時(shí)鐘也可以保證時(shí)間精度。混合信號(hào)和眾多相互關(guān)聯(lián)信號(hào)的測(cè)試，既有測(cè)試也有激勵(lì)，需要一臺(tái)或多臺(tái)儀器，所構(gòu)成的測(cè)試系統(tǒng)就是綜合測(cè)試系統(tǒng)，系統(tǒng)中的每個(gè)模塊必須具有精確的同步和控制以達(dá)到同時(shí)操作。從這個(gè)角度考慮，通常要求儀器底板提供一個(gè)精密的系統(tǒng)參考鐘、一套觸發(fā)總線、通過(guò)前面板提供接收或發(fā)送到其他儀器的時(shí)鐘和觸發(fā)信號(hào)接口。PXI底板包括系統(tǒng)參考鐘、PXI觸發(fā)總線、星形觸發(fā)總線等資源。開(kāi)發(fā)人員可以利用這些資源設(shè)計(jì)精密而靈活的時(shí)基和觸發(fā)控制器，以實(shí)現(xiàn)多臺(tái)儀器的同步和控制。

　　(1)PXI底板提供了一個(gè)公共的參考時(shí)鐘，每個(gè)外設(shè)槽都有一個(gè)PXI_CLK10 TTL鐘，從鐘源到每個(gè)槽的布線等長(zhǎng)，兩槽之間的信號(hào)偏移小于1ns。　　(2)PXI 規(guī)范定義了八個(gè)觸發(fā)信號(hào)用于模塊間的同步和通信，時(shí)鐘、觸發(fā)和握手信號(hào)共享這個(gè)觸發(fā)總線，覆蓋一個(gè)總線段。PXI TRIG總線允許傳輸不同頻率的采樣時(shí)鐘，多個(gè)模塊可以直接共享這個(gè)采樣時(shí)鐘，其時(shí)鐘脈沖的傾斜精度小于10ns。PXI規(guī)范建議采用PXI_TRIG[7]信號(hào)線,用于發(fā)送或接收采樣時(shí)鐘。在上電時(shí)，這些信號(hào)應(yīng)處于高阻態(tài)?！　?3)PXI提供了一個(gè)超高性能的星形觸發(fā)總線，同參考時(shí)鐘一樣，星形觸發(fā)信號(hào)是由位于第一外設(shè)槽的星形觸發(fā)控制器將信號(hào)點(diǎn)對(duì)點(diǎn)沿著等長(zhǎng)的信號(hào)線傳送給其他外設(shè)槽，其信號(hào)抖動(dòng)小于1ns，覆蓋兩個(gè)總線段?！　?duì)于PXI儀用模塊的設(shè)計(jì)，應(yīng)考慮其在綜合測(cè)試系統(tǒng)中的應(yīng)用，前面板至少需要一個(gè)時(shí)鐘輸入、一個(gè)雙向觸發(fā)線，結(jié)合儀器本地自洽的時(shí)鐘和觸發(fā)總線，方能建立一套完備的同步機(jī)制。　　3.1 PXI儀用模塊精密時(shí)基的設(shè)計(jì)　　通常一個(gè)PXI儀用模塊應(yīng)有三個(gè)時(shí)基源： PXI_CLK10參考時(shí)鐘、外部(前面板)10MHz參考時(shí)鐘或65MHz時(shí)基、PXI_TRIG[7]或PXI_STAR提供的采樣鐘。模塊精密時(shí)基的設(shè)計(jì)包括時(shí)基的生成和傳送。由于A/D轉(zhuǎn)換器的采樣時(shí)鐘頻率為65MHz，所以模塊的時(shí)基頻率可以定為65MHz。如果利用10MHz參考時(shí)鐘，還必須通過(guò)PLL進(jìn)行倍頻，顯然倍頻系數(shù)不是整數(shù)。當(dāng)不同的模塊利用PXI_CLK10獲取65MHz采樣鐘作為時(shí)基時(shí)，不同模塊間的采樣鐘很難達(dá)到相位同步。為了保證所有模塊同步，如前所述，可將這個(gè)采樣鐘通過(guò)PXI_TRIG[7]、PXI_STAR[0:12]傳送給其他外設(shè)槽。對(duì)于多臺(tái)儀器的同步應(yīng)用，最好通過(guò)用戶前面板由外部提供時(shí)基源?！　∮捎谟卸鄠€(gè)時(shí)基源，且通常時(shí)鐘的電平是TTL電平，可采用5V耐壓的電平轉(zhuǎn)換多路復(fù)用/解復(fù)器進(jìn)行選擇。這里選用SN74CB3T3253和SN74CBT16244，其傳播時(shí)延均小于0.25ns。EP1C6Q248內(nèi)部有兩個(gè)PLL，一個(gè)PLL用來(lái)從10MHz參考鐘獲取時(shí)基，一個(gè)用于獲取數(shù)據(jù)傳輸和SDRAM控制器的80MHz時(shí)鐘。精密時(shí)基的獲取和源出電路如圖3所示。時(shí)基源的選擇和時(shí)基信號(hào)的源出由用戶通過(guò)軟件進(jìn)行配置。

　　3.2 觸發(fā)控制器的設(shè)計(jì)　　除了上述的精密時(shí)基，儀器同步機(jī)制的另外一個(gè)關(guān)鍵是觸發(fā)系統(tǒng)。不論是簡(jiǎn)單測(cè)試系統(tǒng)還是綜合測(cè)試系統(tǒng)，一個(gè)測(cè)試系統(tǒng)的動(dòng)作起點(diǎn)(epoch)依賴于一定的事件。事件有簡(jiǎn)單的，如一個(gè)信號(hào)電平的變化，較為復(fù)雜的是多個(gè)信號(hào)的組合變化，如熟知的邏輯分析儀。對(duì)于綜合測(cè)試系統(tǒng)，激勵(lì)信號(hào)和測(cè)試信號(hào)就更多，而且是相互關(guān)聯(lián)的，一般意義上，激勵(lì)信號(hào)集和測(cè)試信號(hào)集可以用狀態(tài)空間來(lái)描述和分析，而事件就是狀態(tài)空間的某種遷移，單個(gè)信號(hào)的變化和數(shù)個(gè)信號(hào)的組合變化則是狀態(tài)空間遷移的特例。在對(duì)同一個(gè)被測(cè)對(duì)象進(jìn)行測(cè)試時(shí)，為保證儀器的某個(gè)模塊上所發(fā)生的事件能同時(shí)通知到其他模塊或儀器，通常采用一套硬件觸發(fā)機(jī)制或精密時(shí)鐘協(xié)議來(lái)實(shí)現(xiàn)，如最新架構(gòu)的LXI儀器采用PTP來(lái)實(shí)現(xiàn)儀器的同步。　　實(shí)際上硬件觸發(fā)機(jī)制只有硬件延遲，而采用協(xié)議實(shí)現(xiàn)同步的儀器的精度很難做到ns級(jí)，如LXI的同步精度為亞微秒級(jí)，故LXI規(guī)范仍保留了硬件觸發(fā)機(jī)制即A類(lèi)LXI來(lái)滿足對(duì)同步精度要求較高的應(yīng)用。PXI是通過(guò)硬件觸發(fā)機(jī)制來(lái)實(shí)現(xiàn)儀器同步動(dòng)作的，通過(guò)PXI_STAR總線、PXI TRIG總線實(shí)現(xiàn)儀器系統(tǒng)中各模塊發(fā)生的事件的相互通知。根據(jù)觸發(fā)電路的實(shí)現(xiàn)方式不同分為PXI同步觸發(fā)和PXI異步觸發(fā)，同步觸發(fā)的參考鐘為PXI_CLK10，有一定的時(shí)序要求?！　XI儀用模塊的觸發(fā)源有:用于不同儀器同步的外部TTL觸發(fā)源(同步觸發(fā)或異步觸發(fā))、外部模擬電平變化觸發(fā)源(上升沿觸發(fā)源或下降沿觸發(fā)源)、PXI_STAR觸發(fā)源、PXI TRIG觸發(fā)源、軟件觸發(fā)源等。多通道高速數(shù)據(jù)采集模塊通過(guò)PXI_STAR總線或PXI TRIG總線傳送給其他模塊或通過(guò)外部雙向觸發(fā)信號(hào)線傳送給其他儀器的觸發(fā)源采用PXI同步觸發(fā)，由于采樣時(shí)鐘頻率遠(yuǎn)高于PXI_CLK10頻率，在不違背PXI同步觸發(fā)時(shí)序要求的前提下，同步觸發(fā)的參考時(shí)鐘可以是儀用模塊的時(shí)基，這樣構(gòu)建的綜合測(cè)試系統(tǒng)的同步精度可以達(dá)到理想的情況。多通道高速數(shù)據(jù)采集模塊的觸發(fā)結(jié)構(gòu)如圖4所示。最終處理的觸發(fā)信號(hào)送給FPGA1中的采樣和存儲(chǔ)控制模塊，有選擇地通過(guò)PXI觸發(fā)總線送給其他PXI模塊，以及通過(guò)外部觸發(fā)信號(hào)送給其他儀器。
　　　此外，根據(jù)相對(duì)于事件的同步時(shí)機(jī)的不同，觸發(fā)分為負(fù)延遲觸發(fā)(Pre-trigger)、零延遲觸發(fā)(Post-trigger)、正延遲觸發(fā)(Delay-trigger)等模式，通過(guò)硬件和軟件共同實(shí)現(xiàn)。實(shí)測(cè)表明，當(dāng)信號(hào)發(fā)生器的同一個(gè)信號(hào)輸出到不同采集模塊上，在不同觸發(fā)模式下，其波形在時(shí)間上完全重合，達(dá)到了儀器的同步要求。4．EMC設(shè)計(jì)　　PXI是個(gè)儀用平臺(tái)，對(duì)機(jī)箱環(huán)境已經(jīng)做了充分的EMC設(shè)計(jì)，PXI底板通過(guò)PXI J1、J2連接器向PXI模塊供電。PXI模塊通常分為模擬和數(shù)字兩個(gè)部分，模擬部分靠近前面板，數(shù)字部分靠近PXI連接器。為了增強(qiáng)PXI儀用模塊的抗干擾性能并避免對(duì)其他模塊的干擾，PXI模塊還需要針對(duì)PXI機(jī)箱的結(jié)構(gòu)特點(diǎn)精心設(shè)計(jì)電源，特別是參考地平面的安排。　　由于儀用模塊通常是模/數(shù)混合電路，將模擬地與數(shù)字地隔離，模擬地與前面板相連，則數(shù)字電路的電流回路通過(guò)PXI連接器回到底板地，模擬電路的電流回路只能通過(guò)前面板→PXI底板的金屬框架(或者金屬機(jī)箱)這一通路直接流回大地，有效地避免了數(shù)字電路通過(guò)電源或地對(duì)模擬電路的干擾，如圖5所示。但兩個(gè)地若完全隔離，熱拔時(shí)前面板與PXI底板和機(jī)箱的聯(lián)結(jié)將脫離，模擬電路的電流回路斷開(kāi)，造成靜電無(wú)法釋放，因此在兩個(gè)地平面之間串上一個(gè)比數(shù)字地到底板地之間的阻值高得多的電阻來(lái)解決模擬電路的靜電釋放問(wèn)題，這個(gè)電阻值通常在10Ω～100kΩ之間選擇。模擬電源采用π型濾波，電感兩端的解耦電容分別與數(shù)字地和模擬地相連。
　　電源和地平面的精心設(shè)計(jì)以及其他EMC技術(shù)在設(shè)計(jì)中的應(yīng)用可以將噪聲限制在很低的程度，實(shí)測(cè)表明，模擬電路的系統(tǒng)噪聲只有±1LSB，即±0.09mV。　　本文結(jié)合PXI高速數(shù)據(jù)采集模塊的具體設(shè)計(jì)，揭示了設(shè)計(jì)與開(kāi)發(fā)符合PXI規(guī)范的PXI儀用模塊需要解決的關(guān)鍵問(wèn)題，以及低成本、開(kāi)發(fā)靈活的實(shí)現(xiàn)方法。所設(shè)計(jì)的PXI高速數(shù)據(jù)采集模塊在簡(jiǎn)單測(cè)試系統(tǒng)以及導(dǎo)彈綜合測(cè)試系統(tǒng)中均得到了很好的應(yīng)用。參考文獻(xiàn)　　1 PCISIG. PCI local Bus specification 2.2. Dec. 18,1998　　2 PICMG.Compact PCI specification 2.0 R3.0. October 1，1999　　3 Pxisa. PXI Specification Revision 2.0. July 28, 2000　　4 Pxisa. PXI Hardware Specification Revision 2.2. September 22, 2004　　5 Stock S. Implementing advanced timing and synchronization architectures in PXI Systems. AUTOTESTCON, 2005